假设有一段程序的核心模块中有五条分支指令，该模块将会被执行成千上万次，在其中一次执行过程中，五条分支指令的实际执行情况如下（T：Taken；N：notTaken）。 分支指令1（B1）：T–T–T。 分支指令2（B2）：N–N–N–N。 分支指令3（B3）：T–N–T–N–T–N。 分支指令4（B4）：T–T–T–N–T。 分支指令5（B5）：T–T–N–T–T–N–T。 假定各个分支指令在每次模块执行过程中实际执行情况都一样，并且动态预测时，每个分支指令都有各自的预测表项，每次执行时的初始预测位都相同。请给出以下几种预测方案的预测准确率。静态预测，总是预测不转移（notTaken）。

假设有一段程序的核心模块中有五条分支指令，该模块将会被执行成千上万次，在其中一次执行过程中，五条分支指令的实际执行情况如下（T：Taken；N：notTaken）。 分支指令1（B1）：T–T–T。 分支指令2（B2）：N–N–N–N。 分支指令3（B3）：T–N–T–N–T–N。 分支指令4（B4）：T–T–T–N–T。 分支指令5（B5）：T–T–N–T–T–N–T。 假定各个分支指令在每次模块执行过程中实际执行情况都一样，并且动态预测时，每个分支指令都有各自的预测表项，每次执行时的初始预测位都相同。请给出以下几种预测方案的预测准确率。静态预测，总是预测转移（Taken）。

假设数据通路中各主要功能单元的操作时间为：存储单元：200ps；ALU和加法器：100ps； 寄存器堆读口或写口：50ps。程序中指令的组成比例为：取数25%、存数10%、ALU52%、分支11%、跳转2%。假设时钟周期取存储器存取时间的一半，MUX、控制单元、PC、扩展器和传输线路等的延迟都忽略不计，则下面的实现方式中，哪个更快？快多少？流水线方式：取指1、取指2、取数/译码、执行、存取1、存取2、写回7段流水线；没有结构冒险；数据冒险采用“转发”技术处理；load指令与后续各指令之间存在依赖关系的概率分别1/2、1/4、1/8、…；分支延迟损失时间片为2，预测准确率为75%；不考虑异常、中断和访问失效引起的流水线冒险。

假设数据通路中各主要功能单元的操作时间为：存储单元：200ps；ALU和加法器：100ps； 寄存器堆读口或写口：50ps。程序中指令的组成比例为：取数25%、存数10%、ALU52%、分支11%、跳转2%。假设时钟周期取存储器存取时间的一半，MUX、控制单元、PC、扩展器和传输线路等的延迟都忽略不计，则下面的实现方式中，哪个更快？快多少？多周期方式：每类指令时钟数：取数-7，存数-6，ALU-5，分支-4，跳转-4；

假设数据通路中各主要功能单元的操作时间为：存储单元：200ps；ALU和加法器：100ps； 寄存器堆读口或写口：50ps。程序中指令的组成比例为：取数25%、存数10%、ALU52%、分支11%、跳转2%。假设时钟周期取存储器存取时间的一半，MUX、控制单元、PC、扩展器和传输线路等的延迟都忽略不计，则下面的实现方式中，哪个更快？快多少？单周期方式：每条指令在一个固定长度的时钟周期内完成；

假定有一个程序的指令序列为“lw，add，lw，add，…”。add指令仅依赖它前面的lw指令，而lw指令也仅依赖它前面的add指令，寄存器写口和寄存器读口分别在一个时钟周期的前、后半个周期内独立工作。请问：在不带转发的五段流水线中执行该程序，其CPI为多少？

假定有一个程序的指令序列为“lw，add，lw，add，…”。add指令仅依赖它前面的lw指令，而lw指令也仅依赖它前面的add指令，寄存器写口和寄存器读口分别在一个时钟周期的前、后半个周期内独立工作。请问：在带转发的五段流水线中执行该程序，其CPI为多少？

假定最复杂的一条指令所用的组合逻辑分成6块，依次为A~F，其延迟分别为80ps、30ps、60ps、50ps、70ps、10ps。在这些组合逻辑块之间插入必要的流水段寄存器就可实现相应的指令流水线，寄存器延迟为20ps。理想情况下，以下各种方式所得到的时钟周期、指令吞吐率和指令执行时间各是多少？应该在哪里插入流水线寄存器？吞吐量最大的流水线