A.10011001B
B.10101001B
C.10011000B
D.10101000B

A.10110111B
B.01110110B
C.10110110B
D.10111110B

A.01010101B
B.01100101B
C.00100101B
D.01100100B

A.00000000B
B.00010000B
C.10000000B
D.00000001B

A.一个CLK
B.下一个CLK
C.下一个CLK下降沿
D.下一个CLK上升沿

A.GATE上升沿
B.GATE下降沿
C.输入指令
D.输出指令

A.N
B.N-l
C.N＋1
D.（N-1）/2

A.输出OUT高电平后，再经过一个CLK下降沿
B.经过一个CLK上升沿
C.输出OUT变为低电平后，再经过一个CLK下降沿
D.经过一个CLK下降沿

A.低电平
B.高电平
C.一个正脉冲宽度
D.一个负脉冲宽度

A.计数初值N＋1个CLK脉冲之和
B.计数初值N－l个CLK脉冲之和
C.计数初值中偶数脉冲之和
D.计数初值N个脉冲之和

A.少2个CLK周期
B.少一个CLK周期
C.多2个CLK周斯
D.多一个CLK周期