LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; 
USE IEEE.STD_LOGIC_UNSIGNED.ALL; 
ENTITY cnt16 IS PORT(EN,RST,UPD,CLK : IN STD_LOGIC;
 OUT1: OUT STD_LOGIC_VECTOR(15 DOWNTO 0));
 END cnt16; 
ARCHITECTURE bhv OF cnt16 IS SIGNAL QQ:STD_LOGIC_VECTOR(15 DOWNTO 0); 
BEGIN PROCESS(EN,RST,UPD)
BEGIN IF RST='1' 
THEN QQ<=(OTHERS=>'0'); --有复位信号清零ELSIF EN='1' THEN  --EN位高电平开始计数IF CLK'EVENT AND CLK='1' THEN IF UPD='1' THEN   --当UDP为1加计数 QQ<=QQ+1; 
ELSE  --当UDP不为1减计数

IF QQ > "0" THEN  --当减到0时   
   QQ<=QQ-1; --给QQ全1     
ELSE      QQ<=(OTHERS=>'1');     
END IF;    
END IF;   
END IF;  
END IF; 
END PROCESS;  OUT1<=QQ; 

END bhv;

同步和异步复位。
解1：含异步复位和时钟使能的D触发器

解2：含同步复位控制的D触发器