分析比较以下三个函数的空间局部性，并指出哪个最好，哪个最差？

参考答案：对于函数clear1，其数组访问顺序与在内存的存放顺序完全一致，因此，空间局部性最好。
对于函数clear2，其数组访问顺序在每个数组元素内跳越式访问，相邻两次访问的单元最大相差3个int型变量（假定sizeof（int）=4，则相当于12B），因此空间局部性比clear1差。若主存块大小比12B小的话，则大大影响命中率。
对于函数clear3，其数组访问顺序与在内存的存放顺序不一致，相邻两次访问的单元都相差6个int型变量（假定sizeof（int）=4，则相当于24B）因此，空间局部性比clear2还差。若主存块大小比24B小的话，则大大影响命中率。

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问答题

假定数组元素在主存按从左到右的下标顺序存放。试改变下列函数中循环的顺序，使得其数组元素的访问与排列顺序一致，并说明为什么修改后的程序比原来的程序执行时间短。

参考答案：

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假定某计算机的cache共16行，开始为空，块大小为1个字，采用直接映射方式。CPU执行某程序时，依次访问以下地址序列：2，3，11，16，21，13，64，48，19，11，3，22，4，27，6和11。要求：若cache数据区容量不变，而块大小改为4个字，则上述地址序列的命中情况又如何？

参考答案：Cache采用直接映射方式，数据区容量不变，为16个字，每块大小为4个字，所以，cache共有4行；主存被划分为4个字/...

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假定某计算机的cache共16行，开始为空，块大小为1个字，采用直接映射方式。CPU执行某程序时，依次访问以下地址序列：2，3，11，16，21，13，64，48，19，11，3，22，4，27，6和11。要求：说明每次访问是命中还是缺失，试计算访问上述地址序列的命中率。

参考答案：Cache采用直接映射方式，其数据区容量为16行×1字/行=16字；主存被划分成1字/块，所以，主存块号=字号。因此，映...

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参考答案：因为采用直接映射，所以cache中无需替换算法所需控制位，全写方式下也无需修改（dirty）位，而标志位和有效位总是必须...

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假定某机主存空间大小1GB，按字节编址。cache的数据区（即不包括标记、有效位等存储区）有64KB，块大小为128字节，采用直接映射和全写（write-through）方式。请问：主存地址如何划分？要求说明每个字段的含义、位数和在主存地址中的位置。

参考答案：主存空间大小为1GB，按字节编址，说明主存地址为30位。cache共有64KB/128B=512行，因此，行索引（行号）...

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问答题

现代计算机中，SRAM一般用于实现快速小容量的cache，而DRAM用于实现慢速大容量的主存。以前超级计算机通常不提供cache，而是用SRAM来实现主存（如，Cray巨型机），请问：如果不考虑成本，你还这样设计高性能计算机吗？为什么？

参考答案：不这样做的理由主要有以下两个方面：①主存越大越好，主存大，缺页率降低，因而减少了访问磁盘所需的时间。显然用DRAM芯片比...

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假定一个存储器系统支持4体交叉存取，某程序执行过程中访问地址序列为3，9，17，2，51，37，13，4，8，41，67，10，则哪些地址访问会发生体冲突？

参考答案：对于4体交叉访问的存储系统，每个存储模块的地址分布为：Bank0：0、4、8、12、16……...

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某计算机中已配有0000H～7FFFH的ROM区域，现在再用8K×4位的RAM芯片形成32K×8位的存储区域，CPU地址总线为A0-A15，数据总线为D0-D7，控制信号为R/W#（读/写）、MREQ#（访存）。要求说明地址译码方案假定上述其他条件不变，只是CPU地址线改为24根，地址范围000000H～007FFFH为ROM区，剩下的所有地址空间都用8K×4位的RAM芯片配置，则需要多少个这样的RAM芯片？

参考答案：CPU地址线共16位，故存储器地址空间为0000H～FFFFH，其中，8000H～FFFFH为RAM区，共215=32K...

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用8K×8位的EPROM芯片组成32K×16位的只读存储器，试问：画出该只读存储器的逻辑框图。

参考答案： 该只读存储器的逻辑框图如下（假定按字编址，图中片选信号CS为高电平有效）。