A.译码器
B.触发器
C.加法器
D.逻辑门

A.（A+B）
B.（A-C）
C.（B+C）
D.（B-C）

A.3
B.4
C.5
D.8

A.5
B.10
C.32
D.31

A.Q（t+1）=0，Z（t）=0
B.Q（t+1）=0，Z（t）=1
C.Q（t+1）=1，Z（t）=0
D.Q（t+1）=1，Z（t）=1

A.11010100
B.00101011
C.10100110
D.01010011

A.00010010
B.10010010
C.10010001
D.11101110

A.1V
B.2V
C.3V
D.4V

A.A’+AB+B’D
B.（A’+B）（B’+C ’）
C.C+B+B’C
D.（A’+B’）（A’+C）

A.异或门
B.或门
C.或非门
D.与门

A.触发器延迟时间+下一状态逻辑（组合电路）的延迟时间
B.下一状态逻辑（组合电路）的延迟时间+触发器的保持时间
C.下一状态逻辑（组合电路）的延迟时间+触发器的建立时间
D.触发器延迟时间+下一状态逻辑（组合电路）的延迟时间+触发器的建立时间