A.ASIC
B.GTECH
C.IP
D.BASIC

A.降低电路的负载电容
B.降低电路的电源电压
C.降低每一个管腿的翻转频率
D.升高电路的负载电容

A.T（Clock-to-Q）
B.穿越组合逻辑的最长延迟
C.T（Setup）
D.T（Hold）

A.RAM
B.Register
C.AND
D.FIFO

A.编码器
B.D触发器
C.计数器
D.RS触发器

A.串并转换
B.移位寄存器
C.多路选择器
D.并串转换

A.只能用阻塞赋值语句
B.只能用非阻塞赋值语句
C.两者均可以用，也可以混用
D.两者均可以用，但不能混用

A.input [3：0]A ；B ；C ；
B.input [3：0]A ，B ，C ；
C.input A ，B ，C[3：0]；
D.input A[3：0]，B[3：0]，C[3：0]；

A.x，z
B.x，x
C.z，x
D.z，z

A.电路的外特性关注点在有哪些输入和输出信号，每个信号起什么作用
B.电路的内特性关注点在内部有哪些元器件构成的，它们是怎么连接的
C.Verilog的Module一般分为3个部分：名字和端口列表、数据定义、功能描述
D.Verilog代码不区分大小写

A.Block
B.Module
C.Architecture
D.Entity