A.通过增加互连线的分支降低布线难度
B.通过均衡时钟信号的路径延时使得时钟偏差最小化
C.把时钟信号均匀的分散到芯片各处
D.使得每个分支上的时钟驱动器数量相等

A.IR drop
B.温度梯度
C.信号线对时钟线的干扰
D.时钟源的抖动

A.器件之间的工艺偏差
B.互连线介质厚度不均匀
C.温度梯度（分布的不均匀性）
D.IR drop

A.尽量使得芯片各处的时钟信号同时翻转
B.时钟信号的边沿陡直
C.减小时钟信号延时
D.用尽量少的线把所有寄存器时钟引脚连在一起就可以

A.时钟负载小
B.传播延时和建立时间短
C.电路面积小
D.时钟重叠时也能正常工作

A.变化之后的数据最终写入锁存器
B.变化之后的数据最终没有被锁存器保存下来
C.时钟下降之后锁存器的值被改写

A.是否有时钟信号
B.是否存在反馈
C.是否具有记忆功能
D.是否输出结果随时钟不断变化

A.全摆幅
B.无比逻辑
C.无静态功耗（忽略器件漏电流）
D.低阻抗输出

A.静态互补CMOS逻辑
B.动态逻辑
C.传输管逻辑
D.伪NMOS逻辑

A.静态互补CMOS
B.伪NMOS
C.CPL
D.差分多米诺逻辑

A.一级多米诺逻辑由一个动态逻辑门和一个静态反相逻辑门串联而成
B.彼此串联的一组多米诺逻辑的预充和求值是并行进行的，因此速度很快
C.多米诺逻辑工作的最高时钟频率主要由各级门的求值时间之和决定
D.为了提高性能，多米诺逻辑中的输出反相器往往采用high-skew反相器