图中给出了4位逐位进位全加器，请完成其VHDL程序。

三态门电原理图如右图所示，真值表如左图所示，请完成其VHDL程序构造体部分。

根据下表填写完成一个3-8线译码器的VHDL程序。

编写一个2输入与门的VHDL程序，请写出库、程序包、实体、构造体相关语句，将端口定义为标准逻辑型数据结构

下面是三人表决器的VHDL描述，分析其实现机制，并说明三个不同的结构体分别用 了什么描述方法。