问答题X 纠错

参考答案:不能直接进行加法运算。因为+号只能对整数类型进行直接相加,如果要对STD_LOGIC_VECTOR数据类型进行+法操作,需要调用运算符重载,即在程序的开头打开IEEE.STD_LOGIC_UNSIGNED.ALL程序包,或者把STD_LOGIC_VECTOR数据类型改为整数类型。
查答案就用赞题库小程序 还有拍照搜题 语音搜题 快来试试吧
无需下载 立即使用

你可能喜欢

问答题

指出下面的实体描述中存在的四处语法错误并改正。

参考答案:

问答题

端口模式有哪几种?buffer类型与inout类型的端口有什么区别?

参考答案:Out, in, inout, bufferout (输出):只能被赋值,用于不能反馈的输出;in (输入):只能读,用...

问答题

VHDL程序一般包含几个组成部分?各部分的作用是什么?

参考答案:实体,结构体,库,程序包,配置实体:用于描述所设计系统的外部接口特性;即该设计实体对外的输入、输出端口数量和端口特性。结...

问答题

进程语句是设计人员描述结构体时使用最为频繁的语句,简述其特点。

参考答案:它可以与其它进程并发执行,并可存取结构体或实体中所定义的信号;进程结构中的所有语句都是按顺序执行的;为了启动进程,在进程...

问答题

简述信号与变量的区别。

参考答案:

信号延时赋值,变量立即赋值
信号的代入使用<=,变量的代入使用:=;
信号在实际的硬件当中有对应的连线,变量没有

问答题

简述VHDL程序的基本结构。

参考答案:库 library ieee;程序包 use ieee std_logic_1164.all;实体 entity实体名 ...

判断题

若某变量被定义为数值型变量,未赋初始值时默认值为‘0’。

参考答案:

判断题

CONSTANT T2:std_logic <= ’0’;

参考答案:

判断题

在结构体中定义一个全局变量(VARIABLES),可以在所有进程中使用。

参考答案:

判断题

VHDL语言与计算机C语言的没有差别。

参考答案:
赞题库

赞题库-搜题找答案

(已有500万+用户使用)


  • 历年真题

  • 章节练习

  • 每日一练

  • 高频考题

  • 错题收藏

  • 在线模考

  • 提分密卷

  • 模拟试题

无需下载 立即使用

版权所有©考试资料网(ppkao.com)All Rights Reserved