计算机科学verilog章节练习(2019.11.01)

问答题
试用verilog语言，利用内置基本门级元件，采用结构描述方式生成如图所示的电路。
答案：
问答题
设计一个触发器。
答案：
单项选择题
元件实例语句“notif1#（1：3：4，2：3：4，1：2：4）U1（out，in，ctrl）；”中截至延迟的典型值为（）
A.1
B.2
C.3
D.4
单项选择题
下列哪些Verilog的基本门级元件是多输出（）
A.nand
B.nor
C.and
D.not
问答题
程序注解，并说明整个程序完成的功能。
答案：
问答题
请根据所学知识，用verilog-HDL硬件描述语言设计一个8-3线编码器，真值表如下图。其中：输入8个互斥的信号，输出3位二进制代码。
答案：
问答题
如下图，并根据时间状态图把程序补充完整，clr是清零使能端，高电平有效，脉冲发生器的输入输出均为8位数据。
答案：
单项选择题
已知“a=1b’1；b=3b’001；”那么{a，b}＝（）
A.4b’0011
B.3b’001
C.4b’1001
D.3b’101
填空题
在case语句中至少要有一条（）语句
答案：default
问答题
Reg型和wire型信号有什么本质的区别？Reg型信号的初始值一般是什么？
答案：Reg型信号用于进程语句中，并且其语句是顺序语句；而wire型信号则用于模块中，并且其语句是并发语句；Reg型信号的初始...