module fdiv2(CLK,PM,D);
input CLK; input [3:0] D; output PM; reg FULL;
reg [3:0] Q1;
wire RST;
always@(posedge CLK or posedge RST)
  if (RST) begin Q1<=0; FULL<=1; end
  else begin Q1<=Q1+1; FULL<=0; end
assign RST =(Q1==D); assign PM=FULL;
endmodule
该程序实现异步加载计数器。
A、正确
B、错误