问答题

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单项选择题

补全以下VHDL程序.
Library ieee;
Use ieee.std_logic_1164.all;
entity qk_11 is
port( a,b,c,d,en:in std_logic;
      s:in std_logic_vector(1 downto 0);
      op:out std_logic );
end qk_11;
architecture ar_1 of qk_11 is
    signal f:( );
begin
f<=en&s;
  with f select
     op<=a when "100",
         b when "101",
         c when "110",
         d when others;
end ar_1;
A、std_logic_vector(3 downto 0)
B、std_logic_vector(4 downto 0)
C、std_logic_vector(2 downto 0)
D、std_logic_vector(1 downto 0)