设计分析：根据上述设计要求，可以预先设计若干个不同进制的计数器单元模块，然后将其进行例化组合来得到数字秒表系统。要满足数字秒表的精度，首先要获得精确的计时基准信号，这里的系统精度要求为0.01秒，因此必须设置周期为0.01秒的时钟脉冲。0.01秒、0.1秒、秒、分等计时单位之间的进位转换可以通过不同进制的计数器实现。设置十进制计数器和六进制计数器，每位计数器均能输出相应计时单位计数结果，其中，十进制计数器可以实现0.01秒、0.1秒、秒、分为单位的计数，六进制计数器可以实现以10秒、10分为单位的计数。把各级计数器级联，即可同时显示0.01秒、0.1秒、1秒、1分钟。级联可分为串行进位方式和并行进位方式。在串行进位方式中，以低位片的进位输出信号作为高位片的时钟输入信号。在并行进位方式中，以低位片的进位输出信号作为高位片的工作状态信号（计数的使能信号en），两片的clk端同时接计数输入信号。
VHDL源代码如下：

VHDL源代码如下：

ALTERA，使用QuartusII；
Xilinx，使用ISE。

FPGA基于SRAM工艺，可以在线编程；
PAL基于熔丝工艺，只能一次编程；
GAL基于EEPROM工艺，可以反复擦除编程。