计算机科学verilog问答题每日一练(2019.11.07)

问答题
设计一个同步清零D触发器。
答案：
问答题
编写一个2选1多路器。（输入a，b；输出out；输出由sl电平控制0是a、1是b）。
答案：
问答题
利用verilogHDL语言描述单向总线缓冲器。
答案：
问答题
利用verilogHDL语言描述1位半加器。
答案：
问答题
怎样理解在进程语句中，阻塞语句没有延迟这句话？
答案：这是因为，在进程语句中，有阻塞语句和非阻塞语句这两种，非阻塞语句是有延迟的，而阻塞语句它也是有延迟的，这是因为因果系统都...