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计算机科学verilog填空题每日一练(2019.04.26)
填空题
在case语句中至少要有一条（）语句
答案：
default
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填空题
Verilog的基本设计单元是模块。它是由两部分组成，一部分描述（）；另一部分描述逻辑功能，即定义输入是如何影响输出的。
答案：
接口
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填空题
用EDA技术进行电子系统设计的目标是最终完成（）的设计与实现。
答案：
ASIC
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填空题
块语句有两种，一种是begin-end语句，通常用来标志（）执行的语句；一种是fork-join语句，通常用来标志（）执行的语句。
答案：
顺序；并行
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填空题
完整的条件语句将产生（）电路，不完整的条件语句将产生时序电路。
答案：
组合
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