- 搜标题
- 搜题干
- 搜选项
问答题
下图是一个简化的CPU与主存连接结构示意图(图中省略了所有多路选择器)。其中有一个累加寄存器AC、一个状态寄存器和其他四个寄存器(主存地址寄存器MAR、主存数据寄存器MDR、程序计数器PC和指令寄存器IR)，各部件及其之间的连线表示数据通路，箭头表示信息传送方向。
下图是一个简化的CPU与主存连接结构示意图(图中省略了所有多路选择器)。其中有一个累加寄存器AC、一个状态寄存器和其他四个寄存器(主存地址寄存器MAR、主存数据寄存器MDR、程序计数器PC和指令寄存器IR)，各部件及其之间的连线表示数据通路，箭头表示信息传送方向。
要求： (1)写出图中a、b、c、d四个寄存器的名称。 (2)简述图中指令从主存取到控制器的过程。 (3)说明数据从主存取出、运算、写回主存所经过的数据通路(假定数据地址已在MAR中)。
答案：
正确答案：(1)b单向连接微控制器，由微控制器的作用不难得知b是指令寄存器(IR)；a和c直接连接主存，只可能是MDR和...
你可能感兴趣的试题
问答题
下图所示的处理机逻辑框图中，有两条独立的总线和两个独立的存储器。已知指令存储器IM最大容量为16 384字(字长18位)，数据存储器DM最大容量是65 536字(字长16位)。各寄存器均有“打入”(Rin)和“送出”(Rout)控制命令，但图中未标出。
下图所示的处理机逻辑框图中，有两条独立的总线和两个独立的存储器。已知指令存储器IM最大容量为16 384字(字长18位)，数据存储器DM最大容量是65 536字(字长16位)。各寄存器均有“打入”(Rin)和“送出”(Rout)控制命令，但图中未标出。
设处理机格式为：
加法指令可写为“ADD x(R
1
)”。其功能是(AC
0
)+((R
i
)+X)→AC
1
，其中((R
i
)+X)部分通过寻址方式指向数据存储器，现取R
i
为R
i
。试画出ADD指令从取指令开始到执行结束的操作序列图，写明基本操作步骤和相应的微操作控制信号。
答案：
正确答案：加法指令“ADD X(Ri)”是一条隐含指令，其中一个操作数来自AC0
(1)数据指令STA R
1
，(R
2
)，其指令的功能是将寄存器R
1
的内容传送至(R
2
)中存储的内存地址所代表的存储单元中。请画出指令周期流程图。
(2)标出各微操作信号序列。
问答题
下图为某计算机主机示意图，各部分之间的连线表示数据通路，数据传送方向如箭头所示。
下图为某计算机主机示意图，各部分之间的连线表示数据通路，数据传送方向如箭头所示。
(1)给出图中寄存器A、B、C、D的名称。 (2)简述取指令的数据通路。 (3)简述取数指令LOAD X的数据通路(完成功能(X)→AC，其中X为主存地址，由指令的地址码字段给出)。 (4)简述存数指令STORE X的数据通路(完成功能(AC)→X，其中X为主存地址，由指令的地址码字段给出)。 (5)简述加法指令ADD X的数据通路(完成功能(X)+(AC)→AC，其中X为主存地址，由指令的地址码字段给出)。
答案：
正确答案：(1)A为主存数据寄存器MDR，B为主存地址寄存器MAR，C为指令寄存器IR，D为程序计数器。PC。 (2)取...
用寄存器传送语句(如PC→MAR)，拟出下列指令从读取到执行的完整流程。
(1)数据传送指令MOV X(R
0
)，Y(R
1
)，源和目的操作数地址均采用变址寻址，第1个参数X为源操作数的形式地址，第2个参数为目的操作数的形式地址，分别位于指令的第2个和第3个存储字。
(2)数据求反指令COM一一(R
0
)，采用自减型寄存器间接寻址，结果送回自减后的地址单元。
问答题
某计算机有如下部件：ALU，移位器，主存M，主存数据寄存器MDR，主存地址寄存器MAR，指令寄存器IR，通用寄存器R
0
一R
1
，暂存器C和D。
(1)请将各逻辑部件组成一个数据通路，并标明数据流向。
(2)画出“ADD R
1
，(R
2
)+”指令的指令周期流程图，指令功能是(R
1
)+((R
2
))→R
1
。
某计算机有如下部件：ALU，移位器，主存M，主存数据寄存器MDR，主存地址寄存器MAR，指令寄存器IR，通用寄存器R
0
一R
1
，暂存器C和D。
(1)请将各逻辑部件组成一个数据通路，并标明数据流向。
(2)画出“ADD R
1
，(R
2
)+”指令的指令周期流程图，指令功能是(R
1
)+((R
2
))→R
1
。
答案：
正确答案：(1)各功能部件连接成如下图所示数据通路：
(2)此指令为RS型指令，一个操作数在R1
(2)此指令为RS型指令，一个操作数在R1
问答题
下图是一个简化的CPU与主存连接结构示意图(图中省略了所有多路选择器)。其中有一个累加寄存器AC、一个状态寄存器和其他四个寄存器(主存地址寄存器MAR、主存数据寄存器MDR、程序计数器PC和指令寄存器IR)，各部件及其之间的连线表示数据通路，箭头表示信息传送方向。
下图是一个简化的CPU与主存连接结构示意图(图中省略了所有多路选择器)。其中有一个累加寄存器AC、一个状态寄存器和其他四个寄存器(主存地址寄存器MAR、主存数据寄存器MDR、程序计数器PC和指令寄存器IR)，各部件及其之间的连线表示数据通路，箭头表示信息传送方向。
要求： (1)写出图中a、b、c、d四个寄存器的名称。 (2)简述图中指令从主存取到控制器的过程。 (3)说明数据从主存取出、运算、写回主存所经过的数据通路(假定数据地址已在MAR中)。
答案：
正确答案：(1)b单向连接微控制器，由微控制器的作用不难得知b是指令寄存器(IR)；a和c直接连接主存，只可能是MDR和...
问答题
某指令流水线分为五级，分别完成取址(IF)、译码并取数(ID)、执行(Ex)、访存(MEM)、写结果(WR)。设完成各阶段操作的时间依次为：90 ns，60 ns，70 ns，100 ns，50 ns。试问：流水线的时钟周期应取何值若第一条和第二条指令发生数据相关，第二条指令需推迟多少时间才能不发生错误若相邻两条指令发生数据相关，而不推迟第二条指令的执行可采取什么措施
答案：
正确答案：流水线的时钟周期应取其中最长的时间段，即100 ns。第二条指令需推迟300 ns(即等待上一条指令完成EX、...
问答题
如果在一个CPU周期中要产生3个脉冲T 1 =200 ns，T 2 =400 ns，T 3 =200 ns，试画出时序产生器逻辑图。
答案：
正确答案：节拍脉冲T1、T2、T3的宽度实际等于时钟脉...
问答题
今有4级流水线分别完成取值、指令译码并取数、运算、送结果四步操作，现假设完成各步操作的时间依次为100 ns，100 ns，80 ns，50 nso 请回答下列问题：(1)流水线的操作周期应设计为多少(2)若相邻两条指令发生数据相关，而且在硬件上不采取措施，那么第二条指令要推迟多少时间进行(3)如果在硬件设计上加以改进，至少需推迟多少时间
答案：
正确答案：(1)流水线的操作时钟周期t按四步操作中最长时间来考虑，所以t=100 ns。 (2)两条指令发生数据相关冲突...
问答题
现有一个三段的指令流水线，各段经过时间依次为△t，2△t，△t。请画出该流水线连续处理三条不相关指令的时空图，并计算流水线的吞吐率、加速比和效率。
答案：
正确答案：时空图如图所示。
流水线的吞吐率Tp=3÷8×100％=37．5％ 力口速比=...
流水线的吞吐率Tp=3÷8×100％=37．5％ 力口速比=...
