假设某机中一条指令可分为取指(IF)、译码并取数(ID)、执行(EX)、写结...

单项选择题

在计算机体系结构中，CPU内部包括程序计数器(PC)、存储器数据寄存器(MDR)、指令寄存器(IR)和存储器地址寄存器(MAR)等。若CPU要执行的指令为MOV R0, #100(即将数值100传送到寄存器R0中)，则CPU首先要完成的操作是______。

A.100→R0
B.100→MDR
C.PC→MAR
D.PC→IR

单项选择题

在控制器的控制方式中，机器周期内的时钟周期个数可以不相同，这属于______。

A.同步控制
B.异步控制
C.半异步控制
D.联合控制

单项选择题

微命令发生器(也称为控制单元，CU)的设计与下列因素基本无关的是______。

A.CPU寄存器数量
B.指令系统
C.数据通路
D.机器字长

单项选择题

下列关于微指令编码方式的说法中，错误的是______。 Ⅰ．字段直接编码可以用较少的二进制信息表示较多的微操作命令信号，如有两组互斥微命令中，微命令个数分别为8和9，则只分别需要3位和4位即可表示 Ⅱ．直接编码无须进行译码，微指令的微命令字段中每一位都代表一个微命令 Ⅲ．垂直型微指令以较长的微程序结构换取较短的微指令结构，因而执行效率、灵活性都高于水平型微指令 Ⅳ．字段间接编码中，一个字段的译码输出需要依靠另外某一个字段的输入

A.Ⅰ、Ⅲ、Ⅳ
B.Ⅱ、Ⅲ、Ⅳ
C.Ⅱ、Ⅳ
D.Ⅰ、Ⅱ、Ⅲ、Ⅳ

单项选择题

异步控制常用于（）。

A.CPU执行乘除法指令时
B.CPU访问主存储器时
C.CPU访问I/O设备时
D.CPU访问寄存器时

单项选择题

下列关于加法的说法中，正确的是______。

A.加法指令的执行周期一定要访存
B.加法指令的执行周期一定不要访存
C.指令的地址码给出存储器地址的加法指令，在执行周期一定访存
D.以上都不对

单项选择题

假设微操作控制信号用C_n表示，指令操作码译码器输出用I_m表示，节拍电位信号用M_r表示，节拍脉冲信号用T_i表示，状态反馈信号用B_j表示，则硬布线控制器的基本原理可描述为______。

A.C_n=f(I_m,T_i)
B.C_n=f(I_m,B_j)
C.C_n=f(M_r,T_i,B_j)
D.C_n=f(I_m,M_r,T_i,B_j)

单项选择题

下列说法中，正确的是______。

A.控制器产生的所有控制信号称为微指令
B.微程序控制器比硬布线控制器更加灵活
C.微处理器的程序称为微程序
D.采用微程序控制器的处理器称为微处理器

单项选择题

若存储器容量为64K×32位，则主机中各寄存器的最少位数都正确的选项是______。

A.ACC：32位；PC：16位；ALU：32位；IR：32位；MDR：32位；MAR：32位
B.ACC：64位；PC：32位；ALU：32位；IR：32位；MDR：32位；MAR：16位
C.ACC：64位；PC：64位；ALU：32位；IR：16位；MDR：32位；MAR：16位
D.ACC：32位；PC：16位；ALU：32位；IR：32位；MDR：32位；MAR：16位

单项选择题

假设某机器有80条指令，平均每条指令由4条微指令组成，其中有1条取指微指令是所有指令公用的。已知微指令长度为32位，估算控制存储器CM容量为______。 (提示：控制存储器CM的容量为2的n次幂)

A.512B
B.1KB
C.2KB
D.4KB

单项选择题

某机共有70个微控制信号(即微命令)，构成6个互斥的微命令组，各组分别包含8、11、3、16、7、25个微命令。如果采用字段直接编码方式，微指令的控制字段需要______位。

A.21
B.22
C.23
D.25

单项选择题

下表给出了5条微指令I1～I5所发出的控制信号a～j。设计微指令的控制字段，要求保持微指令本身的并行性，需要的最少控制位数为______。

5条微指令所发出的控制信号

微指令激活的控制信号

a b c d e f g h i j

I1 √ √ √ √

I2 √ √ √ √

I3 √ √ √ √ √

I4 √ √ √ √ √

I5 √ √ √

A.6
B.7
C.8
D.10

单项选择题

假设某机中一条指令可分为取指(IF)、译码并取数(ID)、执行(EX)、写结果(WR)4个阶段，且每个阶段的操作时间相同，假设连续执行100条指令，采用指令四级流水技术，相对未采用流水线技术加速比为______。

A.1.98
B.2.50
C.3.88
D.4.58

单项选择题

流水线中有3类数据相关冲突：写后读相关、读后写相关、写后写相关。那么下列3组指令中存在读后写相关的是______。

A. I₁ SUB R₁,R₂,R₃; (R₂)+(R₃)→R₁ I₂ ADD R₄,R₅,R₁; (R₅)+(R₁)→R₄
B. I₁ STA M,R₂; (R₂)→M，M为主存单元 I₂ ADD R₂,R₄,R₅; (R₄)+(R₅)→R₂
C. I₁ MUL R₃,R₂,R₁; (R₂)×(R₁)→R₃ I₂ SUB R₃,R₄,R₅; (R₄)-(R₅)→R₃
D.以上都不是

单项选择题

假定执行最复杂的指令需要6个子功能，分别对应的功能部件A～F来完成，每个功能部件所花的时间分别为80ps、30ps、60ps、70ps、40ps、30ps，采用的是流水线宽度为80ps，下列做法中，能保证不增加流水线宽度，且又能减少流水线段数的是______。

A.可将功能部件B和C合并
B.可将功能部件B和F合并
C.可将功能部件C和D合并
D.可将功能部件E和F合并

单项选择题

下列情况中，不会引起指令流水线阻塞的是______。

A.访存冲突
B.指令数据相关
C.数据旁路(转发)
D.外部中断

单项选择题

下列关于控制相关冲突的叙述中，错误的是______。

单项选择题

在一个五级流水线处理器中，各主要功能部件的操作时间见下表。

各主要功能部件的操作时间

存储器 ALU或加法器寄存器堆读口或写口

200ps 150ps 50ps
下列说法中，正确的有______。

A.若ALU操作时间缩短20%，能加快流水线执行速度
B.若ALU操作时间增加20%，会降低流水线执行速度
C.若ALU操作时间增加40%，会降低流水线执行速度
D.B、C

单项选择题

下面是一段MIPS指令序列： 1 add$s3, $s1, $s0 #R[$t3]←R[$s1]+R[$s0] 2 add$t2, $s0, $s3 #R[$t2]←R[$s0]+R[$s3] 3 1w$t1, 0($t2) #R[$t1]←M[R[$t2]+0] 4 add$t1, $t1, $t2 #R[$t1]←R[$t1]+R[$t2] 以上指令序列中，______指令之间发生数据相关

A.1和2、2和3
B.1和2、2和4
C.1和3、2和3、2和4、3和4
D.1和2、2和3、2和4、3和4

单项选择题

5条微指令所发出的控制信号
微指令	激活的控制信号
	激活的控制信号
	a	b	c	d	e	f	g	h	i	j
I1	√						√	√	√
I2		√	√					√	√
I3			√	√	√	√			√
I4		√		√			√	√	√
I5	√			√						√

各主要功能部件的操作时间
存储器	ALU或加法器	寄存器堆读口或写口
200ps	150ps	50ps

假设某机中一条指令可分为取指(IF)、译码并取数(ID)、执行(EX)、写结果(WR)4个阶段，且每个阶段的操作时间相同，假设连续执行100条指令，采用指令四级流水技术，相对未采用流水线技术加速比为______。

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异步控制常用于（）。

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在一个五级流水线处理器中，各主要功能部件的操作时间见下表。 各主要功能部件的操作时间 存储器 ALU或加法器 寄存器堆读口或写口 200ps 150ps 50ps 下列说法中，正确的有______。

下面是一段MIPS指令序列： 1 add$s3, $s1, $s0 #R[$t3]←R[$s1]+R[$s0] 2 add$t2, $s0, $s3 #R[$t2]←R[$s0]+R[$s3] 3 1w$t1, 0($t2) #R[$t1]←M[R[$t2]+0] 4 add$t1, $t1, $t2 #R[$t1]←R[$t1]+R[$t2] 以上指令序列中，______指令之间发生数据相关

下列叙述中，正确的有______。

一条流水线连接如下图所示，在理想情况下，该流水线的最大吞吐率为______。 一条流水线连接

在指令流水线中为解决数据相关经常使用的方法有______。 Ⅰ．插入nop指令 Ⅱ．猜测法 Ⅲ．改变指令执行顺序 Ⅳ．设置相关的数据通路

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在一个五级流水线处理器中，各主要功能部件的操作时间见下表。

各主要功能部件的操作时间

存储器 ALU或加法器寄存器堆读口或写口

200ps 150ps 50ps
下列说法中，正确的有______。

一条流水线连接如下图所示，在理想情况下，该流水线的最大吞吐率为______。

一条流水线连接